研究開発の背景
高性能化と低消費電力化が求められるAI半導体では、複数チップを3次元に集積する先端パッケージ技術の重要性が高まっています。
パッケージの高密度化が進む中、半導体製造の前工程と後工程をつなぐ「中工程」では、工程・装置内で発生するナノレベルの異物や材料・装置・環境のわずかな変動が性能や歩留まりに直結するため、高精度な工程管理が不可欠です。
私たちは、実装、精密加工、計測・検査、シミュレーションなど、長年培ってきたモノづくりの技術資産と品質作り込みの知見を活かし、設計段階から量産まで一貫した課題解決と高品質なモノづくりを実現します。
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先端半導体パッケージの拡大模型 -
データセンター
技術概要
回路基板の表面実装や有機ELディスプレイ製造で培った装置化技術を核に、微細な回路形成と高精度な3次元積層を実現する技術です。さらに、カメラのレンズ測定で磨き上げたナノレベルの計測技術や、プロセス加工データのAI活用により、高い品質を確保します。長年研鑽し続けてきた装置化技術と、半導体製造で確立した品質作り込みのノウハウを融合。AIの活用を進めながら、高性能な装置群のワンストップソリューションとして展開しています。
技術の特長
これにより、先端半導体パッケージの高性能・高信頼性化に貢献します。
インターポーザー※1の高密度化と低コスト化を実現する微細配線形成技術
有機ELディスプレイ製造で培ったインクジェット技術を応用し、ナノ精度で広範囲かつ均一な塗布を実現。インプリント工程では、樹脂流動シミュレーションに基づく押圧制御により、高精度・高アスペクトなビア※2と配線溝を一括形成します。
材料特性を考慮したプロセス設計により、微細化と大面積化を両立。チップレット間を高密度に繋ぐ配線形成を可能にし、材料利用率の向上と工程簡素化による低コスト化を実現しています。
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インプリント装置 -
ビア・配線一括インプリントのイメージ
※1 インターポーザ―：複数のチップレットや電子部品を高密度に接続するための中間基板であり、パッケージ基板とチップとの間に配置される。
※2 ビア：配線層を上下方向につなぐための微細な穴。
チップ積層の高精度化・高品質化を実現する微細接合技術
半導体・電子部品の実装機で進化させてきた高速・高精度化技術をを核に、ハイブリッド接合クラスターシステムを構成しています。
振動制御や認識光学技術、独自の補正アルゴリズムによる超高精度な位置合わせと、設備の気流制御によるクリーン接合を実現。さらに、洗浄・表面活性化などの前工程から接合工程までの一連のプロセス制御により、反りの影響を受けやすい薄型・大型チップにおいても、安定した接合品質を確保します。
半導体製造工程の歩留まりを向上させる品質制御プラットフォーム
ハイブリッド接合の良品保証を目的に、接合CPS（ Cyber Physical System）によるプロセス自律制御を目指しています。3D計測により、半導体ウエハー表面の微細な凹凸や反りを非接触・高速に取得し、接合条件を判断する入力信号として活用します。さらに、マクロ・ミクロの接合シミュレーションや可視化データを基に、AIを活用した接合品質の向上を進めています。
